I.E.S. AND ELECT. WAVES MOD.B

I.E.S. AND ELECT. WAVES MOD.B

_
iten
Codice
66150
ANNO ACCADEMICO
2019/2020
CFU
5 cfu al 1° anno di 8732 INGEGNERIA ELETTRONICA (LM-29) GENOVA
SETTORE SCIENTIFICO DISCIPLINARE
ING-INF/01
LINGUA
Italiano (Inglese a richiesta)
SEDE
GENOVA (INGEGNERIA ELETTRONICA )
periodo
1° Semestre
moduli
Questo insegnamento è un modulo di:
materiale didattico

OBIETTIVI E CONTENUTI

OBIETTIVI FORMATIVI

Il corso si prefigge l’obiettivo di fornire conoscenze e sviluppare competenze anche di tipo progettuale in relazione ai seguenti argomenti: architetture di sistemi elettronici integrati, metodologie di specifica, descrizione e sintesi automatica, flusso top-down, metodologie di verifica e simulazione, linguaggi di descrizione dell'hardware e metodologie di test.

OBIETTIVI FORMATIVI (DETTAGLIO) E RISULTATI DI APPRENDIMENTO

La frequenza e la partecipazione attiva alle attività formative proposte (lezioni frontali e attività in laboratorio) e lo studio individuale consentiranno allo studente di:

- conoscere in modo approfondito la semantica dei linguaggi di descrizione dell’hardware (Hardware Description Languages, HDL), in particolare del linguaggio VHDL, e la sintassi del VHDL che consente di descrivere un sistema elettronico digitale a livello Register Transfer Level (RTL);

- apprendere la metodologia di progetto di un sistema digitale ( FPGA o ASIC standard cell) dedicato basata sull’utilizzo di HDL;

- conoscere le principali metodologie/tecnologie di realizzazione di sistemi elettronici digitali dedicati i.e. field-programmable gate arrays (FPGAs), System-on-Chip (SoC), Application-specific standard parts (ASSPs), application-specific integrated circuit (ASIC);

- essere in grado di analizzare il progetto di un sistema elettronico digitale descritto in VHDL;

- essere in grado di analizzare e sviluppare un sistema elettronico digitale dedicato basato su una architettura: sistema di controllo (Finite State Machine, FSM) + sistema di elaborazione dei dati (data path)

- progettare un sistema elettronico digitale dedicato con tecnologie/metodologie FPGA o ASIC standard cell partendo dalle specifiche del cliente/utente formulate in linguaggio naturale.

Modalità didattiche

L’insegnamento si compone di lezioni frontali, per un totale di 40 ore, e di una parte di laboratorio teorico-pratico di 16 ore. La frequenza a lezioni e laboratorio è obbligatoria, come da Regolamento didattico. Il laboratorio sarà tenuto dal docente titolare dell’insegnamento, coadiuvato da tutor di laboratorio. All’inizio di ogni attività di laboratorio è prevista una breve introduzione teorica con lo scopo di fornire i principi di base su cui si fondano le metodologie di descrizione e di sintesi di circuiti digitali su FPGA che verranno utilizzate. Nella parte pratica, gli studenti, suddivisi in gruppi di due o tre e con il supporto del docente e dei tutor, dovranno applicare le metodologie per la descrizione/sintesi di circuiti digitali. L’organizzazione e le date di svolgimento delle attività di laboratorio verranno comunicate direttamente dal docente all’inizio delle lezioni.

PROGRAMMA/CONTENUTO

Il programma del corso comprende i seguenti argomenti:

  • Introduzione alla descrizione di un Sistema elettronico digitale Register Transfer Level
  • Realizzazione circuitale di Flip-Flop and Latches
  • Modello del consume di Potenza/energia di circuiti digitali in tecnologia CMOS
  • Analisi della temporizzazione e dei tempi di risposta
  • Modellistica delle linee di interconnessione
  • Metastabilità e problematiche correlate
  • Organizzazione della elaborazione di tipo data flow w pipeline
  • Metodologie di progetto ed aspetti di gestione e.g. costi ricorrenti e non ricorrenti
  • Metodologie e tecnologie ASIC standard cell ed FPGA
  • Introduzione agli Hardware Description Language (HDL)
  • Costrutti ed istruzione di base
  • Istruzioni di assegnazione concorrente
  • Istruzioni di assegnazione sequanziale
  • Sintesi circuitale di codice VHDL
  • Progetto di circuiti digitali sequenziali
  • Macchine a Stati Finiti (Finite State Machine, FSM)
  • Metodologia di Sintesi/progetto basata su RTL
  • Struttura e progetto di system: control and Data Paths (i.e. FSMD)

TESTI/BIBLIOGRAFIA

Il materiale didattico è pubblicato sulla pagina Aulaweb del corso.

I tesi di riferimento sono:

  • Pong. P. Chu, RTL HardwareDesign Using VHDL, J. Wiley and Sons, 2006.
  • N.H.E. Weste, D.M. Harris, CMOS VLSI Design – A circuit and system perspective, 4th Ed., Addison Wesley Publisher, 2011
  • Jan M. Rabaey - Anantha Chandrakasan - Borivoje Nicolic, Circuiti integrati digitali 2/Ed., L'ottica del progettista, Pearson, ISBN9788871922317
  • M. Olivieri, Elementi di Progettazione dei Sistemi VLSI, EdiSes s.r.l., Napoli, 2004

Altri testi di approfondimento:

  • F. Vahid, Digital Design, J. Wiley and Sons, 2002
  • Douglas R. Perry, “VHDL: Programming by example”, 4th Ed., 2002,Mc Graw Hill, DOI: 10.1036/0071409548.
  • Pong. P. Chu, FPGA prototyping by VHDL examples, J. Wiley and Sons, 2008.
  • Mark Zwolinski, Digital System Design With VHDL, 2nd Edition, ISBN 0-13-039985-X

DOCENTI E COMMISSIONI

Ricevimento: Su appuntamento .

Commissione d'esame

ANDREA RANDAZZO (Presidente)

MAURIZIO VALLE (Presidente)

MATTEO PASTORINO

LUCA NOLI

GIAN LUIGI GRAGNANI

ALI IBRAHIM

ALESSANDRO FEDELI

LEZIONI

Modalità didattiche

L’insegnamento si compone di lezioni frontali, per un totale di 40 ore, e di una parte di laboratorio teorico-pratico di 16 ore. La frequenza a lezioni e laboratorio è obbligatoria, come da Regolamento didattico. Il laboratorio sarà tenuto dal docente titolare dell’insegnamento, coadiuvato da tutor di laboratorio. All’inizio di ogni attività di laboratorio è prevista una breve introduzione teorica con lo scopo di fornire i principi di base su cui si fondano le metodologie di descrizione e di sintesi di circuiti digitali su FPGA che verranno utilizzate. Nella parte pratica, gli studenti, suddivisi in gruppi di due o tre e con il supporto del docente e dei tutor, dovranno applicare le metodologie per la descrizione/sintesi di circuiti digitali. L’organizzazione e le date di svolgimento delle attività di laboratorio verranno comunicate direttamente dal docente all’inizio delle lezioni.

INIZIO LEZIONI

Come da calendario didattico

ESAMI

Modalità d'esame

L'esame si compone di una prova scritta e di una prova orale.

La prova scritta comprende tre esercizi relativi alla descrizione in VHDL di circuiti digitali, alla sintesi di circuiti digitali, all'analisi delle temporizzazioni di circuiti digitali sincroni. Il voto massimo dalla prova scritta è di 20 punti. Per accedere alla prova orale gli studenti devono avere superato la prova scritta con un voto minimo di 12 punti.

La prova orale verte sulla conoscenza degli argomenti teorico/pratici impartiti durante il corso. Il punteggio massimo è di 10 punti.

La valutazione complessiva è data dalla somma della valutazione della prova scritta e di quella orale.

Saranno disponibili tre appelli nella sessione estiva e tre appelli nella sessione invernale.

Modalità di accertamento

I dettagli sulle modalità di preparazione per l’esame e sul grado di approfondimento di ogni argomento verranno dati nel corso delle lezioni. La prova scritta verificherà l’effettiva acquisizione delle conoscenze relative all’analisi ed alla sintesi di circuiti digitali dedicati utilizzando come strumento di supporto il linguaggio VHDL a livello RTL.

L’esame orale verterà principalmente sugli argomenti trattati durante le lezioni frontali e le esercitazioni di laboratorio  e avrà lo scopo di valutare non soltanto se lo studente ha raggiunto un livello adeguato di conoscenze, ma se ha acquisito la capacità di analizzare criticamente le metodologie di progetto di sistemi/circuiti digitali dedicati. Inoltre verrà analizzata la capacità dello studente di utilizzare in modo efficace ed accurato il linguaggio VHDL per descrivere circuiti digitali.

Calendario appelli

Data Ora Luogo Tipologia Note
14/01/2020 09:15 GENOVA Scritto La data della Prova orale sarà comunicata durante la prova scritta
11/02/2020 09:15 GENOVA Scritto La data della Prova orale sarà comunicata durante la prova scritta
09/06/2020 09:15 GENOVA Scritto La data della Prova orale sarà comunicata durante la prova scritta
14/07/2020 09:15 GENOVA Scritto La data della Prova orale sarà comunicata durante la prova scritta
15/09/2020 09:15 GENOVA Scritto La data della Prova orale sarà comunicata durante la prova scritta